2025年5月13日に発表された新型のフルサイズLUMIX S1RIIですが、それについて書いてみたいと思います。
そもそもこれについてはもう一つのブログ「Lマウントカメラ情報局」でもいろいろ書いているので今更なので予想スペックはそちらをご覧いただくとして、今回は搭載されると噂される部分積層型センサーについて焦点を当てたいと思います。
- 部分積層型イメージセンサーってなによ？
- 製造コストの観点から部分積層が圧倒的に有利
- イメージセンサーは画素と周辺回路（ADC + Logic）から構成されている
- コストを抑えながら高速化できる最適解の可能性が高い
部分積層型イメージセンサーってなによ？
部分積層型イメージセンサーに関するドキュメントは通常のWEB検索をしてもほとんど見つけることはできません。ですが、いくつか概要を説明したドキュメントは数が少ないながらも存在します。
たとえば電子情報通信学会 基礎・境界ソサイエティ（2021 年15巻1号 ）にヒントとなる記載があります。
この中の「イメージセンサの3次元積層技術とアーキテクチャの進化」大池 祐輔
これはPDFで公開されているものですので、少し引用して紹介します。
引用：電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review 2021 年 15 巻 1 号 p. 4
詳細は
このPDF（イメージセンサの3次元積層技術とアーキテクチャの進化）
を読んでいただくのが良いかと思います。
製造コストの観点から部分積層が圧倒的に有利
いわゆるα1やNikon Z8/Z9に搭載されているセンサーは上図のウエハレベルでの接合を行うWafer-on-Wafer（WoW）です。
引用：電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review 2021 年 15 巻 1 号 p. 4
一方で部分積層というのはChip-on-Chip（CoC）というタイプです。今の所Nikon Z6IIIにのみ適用されているという認識です。
引用：電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review 2021 年 15 巻 1 号 p. 4
ここでKDG（Known Good Die）テストという項目に注目してみます。以下、筆者の理解のもと仮定の数値で話を進めます。
フルサイズセンサは300mmウエハから取り出せるチップはせいぜい40個程度なはずです（以降の計算は40チップとして扱います）。そしてセンサーウエハの歩留（ぶどまり：良品率）はさほど高くないはずです。というのも、イメージセンサーというのは半導体としては桁違いに大きく部品点数が多いデバイスだからです（ちなみに通常のLSIのウエハあたりの取れ数は1000チップ前後だと思います）。
そして、WoW方式は大前提としてセンサーウエハとロジックウエハの良品チップ同士を選択的に貼り合わせることはできません。
よってセンサーウエハ単体の歩留（ぶどまり）が平均60%（40チップ中の24個が良品）、ロジックウエハの歩留が平均60%（40チップ中の24個が良品）だったとすると良品同士を選択的に貼り合わせることはできないので、平均確率的には張り合わせ後のチップあたりの歩留は36%になります。つまりこの工程で製造できるチップは14個〜15個となります。
部分積層型の場合もセンサーチップは上記前提なら60%となりますが、CoCの方式だと選択的に良品のロジックチップを貼り合わせることが可能です。つまり貼り合わせる段階でのロジックチップの歩留は100%※。仮に張り合わせ工程での歩留が100%であればCoC方式の歩留は結局60%となりこの工程で製造できるチップは24個となります。
※2025.5.7追記 ロジックチップはコメントに書いた通り100%の歩留と言うわけではなく、センサに張り合わされる段階でのロジックチップの歩留を意味します。F検をパスしたチップの歩留は、貼り合わせ時点でほぼ100%の歩留といって差支えないと思います。
この時点でWoW方式はせっかく作ったチップを半数以上の26〜25個は（不良品として）捨てることになりますが、CoC方式は16個が不良品で24個は良品として販売することができます。
仮にWoWとCoCの製造原価が同じだった場合はCoC方式はWoW方式に比べて圧倒的に安いコストで製造できるといえます。
CoCプロセスでは、光学サイズに対して周辺回路規模が十分に小さい時にWoWプロセスに対してコストメリットを享受することができる。
引用：電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review 2021 年 15 巻 1 号 p. 4
引用：電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review 2021 年 15 巻 1 号 p. 4
でも、この部分積層センサーはセンサー（画素）チップ＞周辺回路の図式が成り立つ時に意味をなします。
端的にいうならば、部分積層センサーは「さほど非積層に比べてコストが高くないのに高速化が実現できる方式」と表現できるのかと思います。
ではイメージセンサーの周辺回路って何をやっているものかについて私なりの解説をしたいと思います。
イメージセンサーは画素と周辺回路（ADC + Logic）から構成されている
10年ほど前まではCMOSイメージセンサーというのは、チップを占める面積はほぼ画素だったという理解です。画素の信号をアナログのままチップとして出力するため、チップを構成する部品はほぼ画素だったという理解です。
昨今のイメージセンサーの高速化、高画質化はADC（A/Dコンバータ）をチップ内に統合したことに端を発します。A/Dコンバータは画素に近いところでデジタル化し、さらにその搭載個数の並列度を上げる（画素列単位でA/D変換する）ことで高画質、高速化が実現できているという理解です。
もう一度書きますが、高速なセンサーというのはA/Dコンバートが高速であること、もしくはその搭載個数（基数）が多いことを指します。もちろんセンサーの読み出しはSerial I/Fが律速するケースもあり得ますが、そんな設計はしないでしょう。
A/Dコンバータはチップに搭載できる数が限られます。そもそもイメージセンサーは65nmや90nmプロセスなど最新のLSIよりも配線ピッチが広い（枯れたプロセスノードで）設計されているため多くのA/Dコンバータを搭載することはできません。
そこでこのCoC方式の部分積層です。
コストを抑えながら高速化できる最適解の可能性が高い
A/Dコンバータを別チップにすることで、センサーチップに搭載されたA/Dコンバータと同じだけの数を搭載することができます。かりに6Kセンサーとしてセンサーチップに1画素列あたり2機（12000基）のA/Dコンバータを搭載していたとして、ロジックチップ側にもう12000基のA/Dコンバータを搭載することができることになります。ちょっとこれはわかりやすい例を挙げましたが、先の論文を見る限り少し状況は違います。
引用：電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review 2021 年 15 巻 1 号 p. 4
論文ではセンサーチップは90nmプロセス、ロジックチップの方は65nmとなっていますので、センサーチップ側はA/Dコンバータの前段のアナログ部、ロジックチップはA/Dコンバータのデジタル部を搭載している公算が高いと思われます。
そして、この構造を見てわかるとおり画素部の裏にはロジックチップは配置されません。これが何を意味しているかというと下記の様なWoWとは違い、発熱部がセンサーの真下にないことを指します。
α1の構造と思われる論文の図
引用：電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review 2021 年 15 巻 1 号 p. 4
発熱部が画素の真下にあると画質が低下するというデメリットがありますが、先の部分積層にはそれがありません。ちなみにα1の構造は大容量のメモリを搭載する方式です。高速なA/Dコンバータを搭載することでスチルの場合において超高速な読み出しができますが、動画撮影の場合においてはさほど高速化の恩恵が得られないのがこの方式です。そして画素の真下に発熱部があることで、ある程度の画質劣化の要因になるのではないかと思われます。
部分積層型は先に述べたように高歩留を確保しつつ高画素化に向くメモリを搭載しないタイプとしては最適解なのかもしれません。
今回は部分積層に関して私なりの解説を書きましたが、そのほかについては下記の解説をご覧くださいませ。
まぁ、次期LUMIXが本当に部分積層センサーを搭載してくるのか、いまのところ確証はないのであくまで噂レベルの話なんですけどね。。。
筆者:SUMIZOON
Facebookグループ一眼動画部主宰
Youtubeチャンネル STUDIO SUMIZOON の人
2011年よりサラリーマンの傍ら風景、人物、MV、レビュー動画等ジャンルを問わず映像制作を行うビデオグラファー。機材メーカーへの映像提供や映像関係メディアでレビュー執筆等を行う。Youtubeチャンネル「STUDIO SUMIZOON」登録者は1.4万人以上。Facebookグループ「一眼動画部」主宰。「とあるビデオグラファーの備忘録的ブログ」更新中。
